深圳电子展：台积电确认：2nm转向纳米片，未来看好CFET电子物料展|汽车电子展|电子元器件展会-行业资讯-深圳电子元器件及物料采购展览会

据外媒eetimes报道，台积电早前与少数几家媒体分享了其工艺路线图。按照他们所说，台积电将在2025年推出使用纳米片晶体管的2nm工艺。而展望未来，代工厂正在评估CFET等工艺技术，以将其当作纳米片的“接班人”。

按照台积电业务发展副总裁 Kevin Zhang介绍，CFET是一个选择，且目前还处于研发阶段，所以他也不能提供其任何时间表。

台积电的技术路线图显示，他们正在研究的新材料包括二硫化钨等。Kevin Zhang则指出，这种材料提供了更好的传导性和更节能的计算。他同时还补充说，台积电还在评估中的是碳纳米管，这是一种更有效地移动电子的材料。

Kevin Zhang同时指出，3 nm 将是一个长节点。在该节点上将有大量需求。而那些对计算能效有更高要求的客户可以率先转向2nm。

“3 nm和 2 nm 将重叠 [并] 并存相当长的一段时间，”Kevin Zhang说。

3nm后的晶体管选择

近期有数家晶圆厂宣布，其3纳米或2纳米逻辑芯片的量产技术将转移阵地，从主流的鳍式场效晶体管（FinFET）制程，改以纳米片（nanosheet）的晶体管架构制造。imec将于本文回顾纳米片晶体管的早期发展历程，并展望其新世代架构，包含叉型片（forksheet）与互补式场效晶体管（CFET）。

芯片产业从未为了量产而急于采用全新的晶体管架构，因为这会带来错综复杂的新局面和投资成本。但在近期，象是三星、Intel、台积电和IBM等公司的公开声明都在在显示，我们正面临制程技术的关键转折。

自2022年或2023年起，这些半导体大厂都将从长期采用的鳍式场效晶体管（FinFET）制程中逐渐转移，在3纳米或2纳米逻辑芯片的生产规划中，导入纳米片（nanosheet）形式的晶体管架构。

本文将解释驱动此次历史性转折的主要因素，也会介绍不同世代的纳米片架构，包含纳米片、叉型片（forksheet）和互补式场效晶体管（CFET），同时针对这系列架构在CMOS微缩进程中的个别竞争优势进行评比，并探讨关键的制程步骤。

从FinFET转移到纳米片制程的考量因素

为了进一步微缩CMOS逻辑元件，半导体产业投入了大量心力，持续缩减逻辑标准单元的尺寸。降低标准单元的高度是一种作法。该数值被定义为每标准单元的导线数（或轨道数）与金属层间距的乘积。

图一 : 逻辑标准单元布局的示意图：接触式多晶硅闸极间距（contacted poly pitch；CPP）、鳍片间距（fin pitch；FP）、金属层间距（metal pitch；MP），以及标准单元高度（cell height）。

透过减少轨道数，就能缩短标准单元的高度。就FinFET架构来说，新一代的设计是透过减少鳍片数量来实现微缩，从三鳍减至双鳍，分别构成7.5轨和6轨的标准单元。以6轨的设计为例，指的是每个标准单元高度可容纳6条金属导线。不过如果在减少鳍片数量的同时，维持其尺寸不变，就会降低驱动电流并增加变异性。因此，为了补偿这些性能损失，鳍片的构形会被拉长，最终可以实现单鳍5轨的设计。

图二 : 为了进一步微缩标准单元，FinFET架构必须减少鳍片数量，新一代设计的鳍片构形会更长、更薄且更紧密，驱动电流会随之降低，变异性也会增加。

然而，要想进一步改良单鳍5轨FinFET元件的驱动电流，其实极有难度，这时就轮到纳米片架构登场。透过垂直堆栈多个单鳍标准单元的纳米片导电通道，就能形成一条更广的有效通道宽度。如此一来，纳米片可以在相同尺寸下，提供比鳍片还要高的驱动电流，而这正是持续微缩CMOS元件的关键优势。

此外，纳米片架构也提供了调整通道宽度的弹性，在设计上更自由。也就是说，设计人员可以选择不去调高驱动电流，而是进一步降低元件尺寸与电容：采用较窄的通道设计，通常可以降低层片之间的寄生电容。

纳米片胜过FinFET的另一个显著特点，就是采用「环绕闸极（gate-all-around；GAA）」结构。在此结构下，导电通道完全被包围在高介电系数材料或金属闸极之中，因此，闸极在缩短通道的情况下，仍能展现更佳的通道控制能力。

关键的制程模块

如同过去从平面MOSFET转移至FinFET的过渡时期，目前从FinFET转移到纳米片结构时，也要面对全新的制程整合挑战。幸运的是，纳米片可以视为FinFET的自然演变，所以很多为了优化与开发FinFET制程的模块，都能沿用至纳米片制程。这也促使业界更容易接受这套新架构。尽管如此，imec指出，FinFET与纳米片制程仍有四大关键差异，需要特别研发创新技术。

首先，为了建构通道的轮廓，纳米片结构会利用硅（Si）与硅锗（SiGe）进行多层的磊晶成长。由于使用了不同的成长材料，还产生了相应的晶隔不匹配问题，致使传统的CMOS制程不再适用。在采用多层架构的堆栈中，硅锗是牺牲层，在除去替代金属闸极（replacement metal gate；RMG）并释出通道的步骤中会被移除。接着，整个堆栈会进行图形化，制成高深宽比的鳍片，因此如何确保纳米片的构形就是个挑战。

imec在2017年国际电子元件会议（IEDM）上就提出了一套关键的优化方案，采用低热预算的浅沟槽隔离（shallow trench isolation）制程来导入一层衬垫层（liner），结果可以有效抑制氧化诱发的鳍片变形现象。这也强化了对纳米片的材形控制，进而提升元件性能，包含DC与AC效能，前者指的是增加驱动电流，后者则是在相同功率下加快开关速度。采用新型纳米片制程的首个应用案例是环形振荡电路，其AC效能的升级成功反应在更短的闸极延迟上。

纳米片结构与FinFET的第二个差别，是需要导入一层内衬层，也就是透过增加一层介电层来隔离闸极与源／汲极，进而降低电容。在这个制程步骤中，硅锗层的外部会在进行横向蚀刻后形成凹陷，随后，这些小孔洞会以介电材料填充。而整合内衬层就是纳米片制程中最复杂的步骤，对蚀刻技术要求严格，需要高选择比与准确的侧向控制。这项挑战受到各地研究团队的关注，包含imec在内都在着手解决。

第三个差异在于纳米片制程包含了释出通道的步骤，纳米片在这之后会相互分离。方法是利用蚀刻移除硅锗层，过程中需要高度选择性，才能把少量的锗留在纳米片之间，并降低硅材的表面粗糙度。此外，为了避免这些微型化纳米片相吸附着，还必须控制静摩擦力。imec对不同的蚀刻方法进行了基础研究，包含干式与湿式制程，目前成果已能大力协助解决上述问题。

最后一点是替代金属闸极的整合，包含在纳米片周围与彼此间的间隙内沉积金属，并进行图形化。imec在2018年指出，为了缩短纳米片之间的垂直间距，导入具备功函数调变范围的金属材料至关重要。imec团队也展示相关成果，把纳米片的垂直间距从13nm缩短为7nm，结果AC效能提升了10%，可见微缩替代金属闸极的重要性。

图三 : 针对垂直堆栈的环绕闸极纳米片进行优化：（左）材行控制，（右）垂直间隙缩减。

叉型片登场

要提升纳米片的DC效能，最快速有效的方法是增加通道的有效宽度。然而，在一般的纳米片架构下，实现这点并不容易。主要问题是，n型与p型MOSFET之间必须保留大范围的间隙，因此，当标准单元的高度经过微缩，容纳更宽的有效通道就会越来越难，而且n-p间隙在金属图形化时还会变小。

叉型片能够解决n-p间隙的问题。该架构由imec提出，首次亮相是在其2017年国际电子元件会议（IEDM）发表的SRAM微缩研究，在2019年会议发表的研究中则作为逻辑标准单元的微缩解决方案。叉型片制程实现了缩短n-p间隙的目标，在闸极图形化前，先在n型与p型元件之间导入一层介电墙，图形化的硬光罩就能在该介电墙上进行，相较之下，纳米片制程则将其置于闸极通道底部。

导入介电墙能大幅紧缩n型与p型元件之间的距离，通道的有效宽度随之增加，同时提升驱动电流，也就是DC效能。此外，n-p间距微缩除了可以达成通道有效宽度的最大化，还能选择用来减少标准单元的轨道数，从5轨降至4轨。这就需要开发后段与中段制程的创新技术，采用全新的微缩加速器，例如埋入式电源轨（buried power rail）与自对准闸极接点（self-aligned gate contact）。

根据模拟结果，叉型片的AC效能还有可能胜过纳米片，增加10%。对此，imec团队也提出解释，由于闸极与汲极之间的重叠区域缩小，米勒电容或寄生电容也会降低，进而提升元件的开关速度，这也可能有助于制造出更高效节能的元件。

从制程的观点来看，叉型片源自于纳米片，是进阶的改良版本，主要差异包含导入介电墙、改良内衬层与源／汲极的磊晶成长、进一步微缩替代金属闸极。imec在2021年国际超大型集成电路技术研讨会（VLSI）首度展示了以300mm纳米片制程整合的场效型元件，并公开其电气数据。其中，该元件在仅仅17nm的n-p间距内，成功整合了双功函数的金属闸极，显现采用叉型片架构的最大优势。

不过叉型片架构还有静电力的问题。纳米片最受关注的特点，就是其四面环绕的闸极架构，藉此可以大幅提升对通道的静电控制能力，但叉型片却似退了一步，改成三面闸极架构。尽管如此，imec在上述实验中将纳米片与叉型片共同整合在同片晶圆上，结果发现，叉型片在闸极长度为20nm的情况下，展现了可与纳米片媲美的短通道控制能力（SS SAT＝66-68mV）。

图四 : 整合于同片晶圆的纳米片与叉型片之穿透式电子显微镜（TEM）影像。其中，叉型片的n-p间距只有17nm，并成功整合了双功函数的金属闸极。

纳米片系列的长跑选手：CFET架构

若要实现有效通道宽度的最大化，互补式场效晶体管（Complementary FET；CFET）是个可行的架构，以垂直堆栈n型与p型元件。也就是说，n-p间距转成垂直方向，所以不需考量标准单元的高度限制。而垂直堆栈元件后释出的新空间除了可以进一步延伸通道宽度，还能用来缩减轨道数至4轨以下。

模拟结果显示，CFET架构能助益未来的逻辑元件或SRAM持续微缩。其通道的构形可以是n型或p型的鳍片，或是n型或p型的纳米片。最终，CFET架构会是纳米片系列中最完善的架构，成为CMOS元件的最佳选择。

图五 : CMOS元件架构的演变流程，先后依序为FinFET、纳米片、叉型片与CFET。

CFET架构因为必须垂直堆栈nMOS与pMOS，制程会更复杂。现有两种垂直整合方案，分为单片式（monolithic）与序列式（sequential），各有优劣。对此，imec开发了相关的制程模块与整合方案，并量化这些制程在功耗、性能和尺寸方面的各自表现，并评估其技术难度。

图六 : 采用单片式制程的CFET元件之穿透式电子显微镜（TEM）影像：（左）元件顶部（右）元件底部。

单片式CFET：成本低，但垂直整合制程复杂

制造单片式CFET的第一步，就是底部通道的磊晶成长，再来是沉积中间的牺牲层，最后长成顶部通道。如果要采用纳米片架构，从底部到顶部通道的制造可以选用硅材鳍片，或者硅或硅锗的多层堆栈。

不论选择上述何种配置，元件在垂直堆栈后就会形成超高深宽比的架构，因此在进行后续图形化的多道步骤时，包含鳍片、闸极、内衬层与源／汲极接点，都将面临严峻考验。举例来说，整合替代金属闸极的步骤尤其繁复，因为n型与p型元件需要用到具备不同功函数的金属材料。

在2020年国际超大型集成电路技术研讨会（VLSI）上，imec利用优化的制程模块，首度展示采用单片式CFET架构的整合元件。

序列式CFET：通道可混合材料，但晶圆转移难度高

序列式CFET制程包含多个模块。首先会先从底部向上制造元件，直至接点，接着是运用介电材料的晶圆接合技术（dielectric-to-dielectric wafer bonding），覆盖一层未经图形化的半导体层，最后进行顶部元件的整合，并连接上下闸极。整个过程在中段与后段制程完成。

就整合难度而言，序列式比单片式还要容易，因为其底部与顶部元件能沿用传统的「平面结构」分别制造。序列式制程还有一大优势，就是提供n型与p型元件整合不同通道材料的弹性，进而提升元件性能。例如，nMOS采用硅材，pMOS采用硅锗或锗，甚至是导入二硫化钨（WS2）等二维材料。

然而，这些全新制程也带来了一些特定挑战，需要各自开发。第一个挑战与晶圆之间的接合有关，也就是介电材料氧化层的厚度。如果设计得太厚，AC效能就会下降，这也与imec在2020年国际超大型集成电路技术研讨会（VLSI）上的展示成果相符。相反地，氧化层若是太薄，就可能会造成接合缺陷，产生更多的孔洞。imec权衡两种作法，已经针对薄型氧化层开发了一套零孔洞的接合制程。

第二个问题是采用晶圆转移制程时必须考量的热预算限制。顶部元件制程的温度必须降到500℃左右，避免损及底部元件。然而，某些制程步骤因为考量到闸极堆栈的可靠性以及活化掺杂物所需，温度必须达到900℃。imec近期提出了一些解决方案来满足两者需求。

首先，imec团队开发了两套新方法，能在低温环境下确保闸极堆栈的可靠度。一方面，利用低温氢电浆制程，把位于硅氧化物介电质层的缺陷钝化，另一方面，在硅通道与二氧化铪闸极之间导入界面偶极，以抵销介电材料缺陷状态与电子导带之间的能量差距。此外，imec也研发了一套创新的磊晶成长制程，能在低温状态下高度活化nMOS与pMOS元件的掺杂物。

不论是单片式或序列式CFET，imec将会持续研究优化的整合模块与制程，提供业界最佳的解决方案。

本文列举了纳米片系列架构的竞争优势与技术挑战，以期延续CMOS逻辑元件的微缩进程。每个新世代架构，包含纳米片、叉型片与CFET，皆各有所长，有的透过优化通道的有效宽度来提升性能，有的进一步微缩标准单元的高度，有的两者皆然。就制程发展来看，从FinFET转移到纳米片架构是渐进演变的结果，但不同的纳米片架构必须面对不同的整合挑战，imec也会持续探索并评估解决方案。

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